#news

All'inizio di questo mese AMD ha reso noto per la prima volta Zen 2, la sua microarchitettura di prossima generazione per chip desktop e server. Insieme a Zen 2, AMD ha anche svelato i dettagli iniziali dei loro chip server di prossima generazione, nome in codice Rome.


Zen 2

Zen 2 succede a Zen / Zen +. Il design si rivolge al nodo di processo TSMC a 7 nanometri. AMD ha valutato sia 10 nm che 7 nm. La scelta di andare con 7 nm si riduceva alla potenza molto più bassa e alla maggiore densità che erano in grado di ottenere. AMD afferma che 7 nanometri offrono una densità doppia e offrono 0,5 volte la potenza con le stesse prestazioni o 1,25 volte la prestazione con la stessa potenza. I chip basati su Zen 2 sono attualmente in fase di campionamento e sono in procinto di essere consegnati al mercato nel 2019.

AMD ha apportato numerosi miglioramenti a Zen 2. Per alimentare le unità di esecuzione ampliate che sono state migliorate nella velocità effettiva, è stato necessario regolare il front-end. Per tale motivo, il branch prediction è stato rielaborato. Ciò include miglioramenti al prefetcher e varie ottimizzazioni non divulgate nella cache delle istruzioni. Anche la cache µOP è stata ottimizzata includendo le modifiche ai tag della cache µOP e alla stessa cache µOP che è stata ingrandita per migliorare la velocità del flusso di istruzioni. I dettagli esatti delle modifiche Zen 2 non sono stati resi noti al momento.

La maggior parte delle modifiche al back-end riguarda le unità in virgola mobile. La principale modifica è l'ampliamento del percorso dati che è stato raddoppiato in larghezza per le unità di esecuzione in virgola mobile. Ciò include le operazioni di caricamento / memorizzazione e le FPU. In Zen, AVX2 è completamente supportato dall'uso di due micro-op a 128 bit per istruzione. Allo stesso modo, i percorsi dei dati di caricamento e archiviazione erano larghi 128 bit. Ad ogni ciclo, la FPU è in grado di ricevere 2 carichi dall'unità di caricamento / memorizzazione, ciascuno fino a 128 bit. In Zen 2, il data path ora è a 256 bit. Inoltre, anche le unità di esecuzione sono a 256 bit, il che significa che le operazioni AVX a 256 bit non devono più essere suddivise in due micro-operazioni a 128 bit per istruzione. Con 2 FMA a 256 bit, Zen 2 è in grado di eseguire calcoli da 16 FLOP / ciclo, corrispondente a quello del core client Skylake di Intel.
AMD ha dichiarato che Zen 2 IPC è stato migliorato insieme a un aumento sia della larghezza di banda. Per quanto riguarda la sicurezza, Zen 2 introduce mitigazioni di Spectre migliorate.

Rome

L'EPYC di seconda generazione di AMD è il nome in codice Rome, il successore di Naples. I due sono compatibili con socket e piattaforma. Nota che Milan, successore di Rome, sarà compatibile con lo stesso socket. Rome utilizza ancora un approccio multi-chip per aumentare il numero di core, ma il design del sistema stesso è cambiato radicalmente rispetto alla generazione precedente. A Napoli, AMD scala il design a 8 core, chiamato Zeppelin, a 32 core cucendo insieme quattro di quei SoC attraverso la loro interconnessione proprietaria chiamata Infinity Fabric. Questo metodo ha fornito otto canali di memoria e 128 corsie PCIe distribuite su tutti gli stampi.
Con Rome, AMD sta portando ulteriormente l'idea dei chiplet. Simile a quello che avevano iniziato inizialmente con Threadripper 2, Rome ha i die di calcolo e un die I/O. Tuttavia, questa volta, AMD ha rimosso i blocchi di esecuzione core e li ha spostati in nuovi die di calcolo, sfruttando il processo a 7 nm di TSMC e sfruttando la potenza inferiore e la densità maggiore. I die di calcolo vengono quindi collegati a un die I/O centralizzato che gestisce l'I/O e la memoria. Il die I/O molto più grande è prodotto con un processo a 14 nm di GlobalFoundries.
In totale, ci sono nove dies. Un die I/O e otto die di calcolo - ciascuno con 8 core Zen 2. Né i dettagli dei singoli die di calcolo né i die I/O sono stati resi noti. Ci sono molte sfide in questo tipo di design e sarebbe interessante vedere come sono state affrontate. Il die I/O crea latenze deterministiche e unificate su tutto il chip, ma potrebbe influenzare scenari di casi migliori / sensibili. Il pacchetto è organizzato in quattro coppie di die di calcolo.
Con otto die di elaborazione octa-core, Rome può offrire fino a 64 core e 128 thread, raddoppiando / quadruplicando (AVX2) il throughput di EPYC di prima generazione. Sebbene Rome rimanga con 128 corsie PCIe, porta nuovi supporti per PCIe Gen 4, raddoppiando la velocità di trasferimento da 8 GT/s a 16 GT/s. Esistono otto canali di memoria DDR4 che supportano fino a quattro terabyte di DRAM per socket. Un dettaglio interessante che AMD ha rivelato con il loro annuncio sulla GPU è che Infinity Fabric ora supporta 100 GB/s (BiDir) per collegamento. Se supponiamo che Infinity Fabric 2 utilizzi ancora 16 coppie differenziali come con IF di prima generazione, significherebbe che IF 2 ora funziona a 25 GT/s, identico alla velocità dati NVLink 2.0. Tuttavia, poiché l'IF di AMD è due volte più largo, fornisce il doppio della larghezza di banda per collegamento sul NVLink di NVidia.

I/O Die

C'è molto mistero intorno alle capacità del die I/O e al piano di AMD per il futuro. Spostando tutti i "componenti ridondanti", come I/O e southbridge, dalla matrice di calcolo alla matrice di I/O, AMD ha aperto il loro design ad alcune possibilità intriganti. Dal momento che tutti i controlli possono essere trovati nella matrice I/O centralizzata, diventa possibile scambiare le matrici di calcolo con altri tipi di logica come un FPGA (ad esempio, da Xilinx) o una GPU. Con Naples, ciò avrebbe significato sacrificare parte dell'I/O o della memoria, ma con Rome non è più così. AMD non ha annunciato tali piani, ma l'opzione è lì.


Roadmap

La chiave dell'evento di AMD è la loro tabella di marcia. Una tabella di marcia prevedibile aiuta a migliorare la fiducia dei clienti nella piattaforma. AMD voleva dimostrare di essere in grado di elaborare una tabella di marcia ed eseguirla. A tal fine, AMD prevede il lancio di Zen 2 nel 2019. Zen 3 è sulla buona strada e Zen 4 è in fase di completamento del progetto.